業績一覧

• T. Sasaki, T. Nakabayashi, K. Nomura, K. Ohno, and T. Kondo. Design and Evaluation of Fine-grain Mode Transition Method based on Dynamic Memory Access Analyzing for Variable Stages Pipeline Processor. IET Journal of Computers and Digital Techniques (accepted).
• T. Nakabayashi, T. Sasaki, H. Nakamura, K. Ohno, and T. Kondo. Energy Optimization using Fine-Grain Variable Stages Pipeline Processor Chip. International Journal of Networking and Computing (IJNC) Volume 3, No. 2, pp. 192-204, 2013.

• T. Nakabayashi, T. Sasaki, K. Ohno, and T. Kondo. Design and Evaluation of Variable Stages Pipeline Processor with Low Energy Techniques. IET Journal of Computers and Digital Techniques, Volume 6, Issue 1, pp. 43-49, 2012.

• 中林智之，佐々木敬泰，大野和彦，近藤利夫 クロック系消費電力に着目した可変段数パイプラインプロセッサの低電力化． IEICE Journal of Information and System Society, Vol. J94-D, No. 4, 2011.

International conference with peer review（国際会議）

• T. Nakabayashi, T. Sugiyama, T. Sasaki, E. Rotenberg, and T. Kondo. Co-simulation framework for streamlining microprocessor development on standard ASIC design flow. Proceedings of the 19th Asia and South Pacific Design Automation Conference (ASP-DAC2013), pp. 400-405, January 2014. Acceptance rate: 108/343 = 31.5%.
• T. Nakabayashi, T. Sasaki, T., and T. Kondo. Dynamic BTB Resizing for Variable Stages Superscalar Architecture. Proceedings of the First International Symposium on Computing and Networking Across Practical Development and Theoretical Research (CANDAR 2013), pp. 352-358, December 2013.
• K. Watanabe, T. Sasaki, T. Nakabayashi, K. Ohno, and T. Kondo. Reducing Dynamic Energy of Variable Level Cache. Proceedings of the 2nd International Conference on Computer Technology and Science (ICCTS 2013), pp. ??-??, August 2013.
• H. Nakamura, T. Nakabayashi, T. Sasaki, and T. Kondo. Fabrication and Evaluation of Variable Stages Pipeline Processor Chip with Fine-grain Mode Transition Controller. Proceedings of the 28th International Technical Conferench on Circuits/Systems, Computers and Communications (ITC-CSCC2013), pp. ??-??, July 2013.
• Y. Seto, T. Nakabayashi, T. Sasaki, and T. Kondo. FabBus: A Bus Framework for Heterogeneous Multi-core processor. Proceedings of the 28th International Technical Conferench on Circuits/Systems, Computers and Communications (ITC-CSCC2013), pp. ??-??, July 2013.
• T. Sugiyama, T. Nakabayashi, T. Sasaki, and T. Kondo. Development of C++/RTL co-simulation environment for accelerating VLSI design of an embedded processor. Proceedings of the 28th International Technical Conferench on Circuits/Systems, Computers and Communications (ITC-CSCC2013), pp. 281-284, July 2013.

• T. Nakabayashi, T. Sasaki, H. Nakamura, K. Ohno, and T. Kondo. Measurement of Low-Energy Processor Chip using Fine-Grain Variable Stages Pipeline Architecture. Proceedings of the 4th International Workshop on Advances in Networking and Computing (WANC2012), pp. 293-297, December 2012.
• T. Nakabayashi, T. Sasaki, K. Ohno, and T. Kondo. VLSI implementation of Variable Stages Pipeline Processor using Fine-Grain Pipeline Depth Controller. Proceedings of the 27th International Technical Conferench on Circuits/Systems, Computers and Communications (ITC-CSCC2012), pp. C-T1-03, July 2012. (Received "the best paper award")

• T. Nakabayashi, T. Sasaki, K. Ohno, and T. Kondo. Low Power Semi-static TSPC D-FFs Using Split-output Latch. Proceedings of the International SoC Design Conference (ISOCC2011), pp. 167-170, November 2011.
• T. Nakabayashi, T. Sasaki, K. Ohno, and T. Kondo. Design and Evaluation of Variable Stages Pipeline Processor Chip. Proceedings of the 16th Asia and South Pacific Design Automation Conference (ASP-DAC2011), University Design Contest-1D-12, January 2011.

• T. Nakabayashi, T. Sasaki, K. Ohno, and T. Kondo. Design and Evaluation of Variable Stages Pipeline Processor Chip. Proceedings of the International Symposium on Information and Automation (ISIA2010), pp. ??-??, November 2010.
• T. Sasaki, K. Nomura, T. Nakabayashi, K. Ohno, and T. Kondo. Fine Grain Controller for Variable Stages Pipeline Processor, Proceedings of the 25th International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2010), pp. 748-751, July 2010.

International conference without peer review（国際会議）

• Nakabayashi, T., Sasaki, T., Ohno, K. and Kondo, T.: `FabHetero: An Environment for developing diverse heterogeneous multi-core processors', Proc. of Int. ISSEMU., November 2012. (Received "Outstanding Presentation Award")

• Nakabayashi, T., Sasaki, T., Ohno, K. and Kondo, T.: `VLSI of Variable Stages Pipeline Architecture for a Low Power Processor', Proc. of Int. ISSEMU., December 2011.

National conference（研究会発表）

• 中林智之，三好聖二，佐々木敬泰，近藤利夫：`FabScalarを用いた可変段数パイプライン構造を有するスーパースカラコアの詳細設計'，SWoPP2013，2013年8月．

• 中林智之，佐々木敬泰，Eric Rotenberg，大野和彦，近藤利夫：`FabScalarのAlpha 21264命令セット対応とマルチプロセッサ環境フレームワークの構築'，SACSIS 2012，2012年5月（査読付）．
• 中村仁，中林智之，佐々木敬泰，大野和彦，近藤利夫：`細粒度モード切換コントローラを用いた可変パイプライン段数プロセッサのチップ試作と評価'，SACSIS 2012，2012年5月.

• 田中将輝，佐々木敬泰，中林智之，大野和彦，近藤利夫：`可変パイプライン段数アーキテクチャへのパワーゲーティング適用による低消費エネルギー効果の評価'，デザインガイア2011，2011年11月．
• 城田幸利，佐々木敬泰，中林智之，大野和彦，近藤利夫：`可変レベルキャッシュ用切換コントローラの詳細設計と評価'，平成23年度電気関係学会東海支部大会，2011年9月，H4-4．
• 田中将輝，佐々木敬泰，中林智之，大野和彦，近藤利夫：`可変パイプライン段数アーキテクチャにおける分岐予測器へのパワーゲーティング適用'，平成23年度電気関係学会東海支部大会，2011年9月，H4-5．
• 中林智之，佐々木敬泰，大野和彦，近藤利夫：`イン・オーダ・パイプラインに適した可変パイプライン段数プロセッサ制御機構の実装と評価'，情報処理学会研究報告，2011年7月，ARC-196-16，pp. 1-8．
• 中林智之，佐々木敬泰，大野和彦，近藤利夫：`Split-output Latchを用いたSemi-static TSPC DFFの提案と評価'，電子情報通信学会技術報告，2011年3月，vol. VLD2010-125，pp. 51-56．

• 中林智之，佐々木敬泰，大野和彦，近藤利夫：`可変段数パイプラインプロセッサのチップ試作と評価'，情報処理学会研究報告，2010年8月，ARC-182-22，pp. 1-8．

• 中林智之，佐々木敬泰，大野和彦，近藤利夫：`VSPプロセッサ用パイプラインレジスタ（LDS-cell）の低電力化手法の提案と評価'，情報処理学会研究報告，2009年8月，ARC-176-12，pp. 1-8．

• 中林智之，佐々木敬泰，大野和彦，近藤利夫：`可変段数パイプラインアーキテクチャ（VSP）の更なる低消費電力化手法の提案とLSI設計'，電子情報通信学会技術報告，2008年10月，vol. CPSY2008-34，pp. 29-34．